設計流程的主要階段
數位晶片設計可大致拆成以下階段，每一階段都有對應的 EDA 工具：
- 規格與架構（Spec／Architecture）：定義晶片要做什麼、效能與功耗目標。
- RTL 設計：用硬體描述語言（如 Verilog、VHDL）描述電路行為，這一層稱為 RTL（Register-Transfer Level）。
- 功能驗證（Verification）：以模擬、形式驗證等方法確認 RTL 行為正確。這通常佔整個專案最多的人力。
- 邏輯合成（Synthesis）：把 RTL 轉成由標準元件（邏輯閘）組成的閘級網表（netlist）。
- 實體設計（Physical Design）：包含布局（placement）與繞線（routing），決定每個元件與導線在晶片上的實際位置。
- 簽核（Sign-off）：做時序分析（STA）、功耗、訊號完整性與設計規則檢查（DRC／LVS），確認可量產。
- 流片（Tape-out）：產出最終的GDSII／OASIS 版圖檔，送交晶圓廠製造光罩與生產。
幾個關鍵概念
- 時序收斂（Timing Closure）：確保訊號在時脈週期內到達，是實體設計最耗時的工作之一。
- PPA 取捨：效能、功耗、面積三者往往互相拉扯，設計就是在其中找平衡。
- PDK／標準元件庫：由晶圓廠提供，是設計與製程之間的橋樑。
理解這條流程，就能明白為何「晶片設計」是軟體、演算法與硬體知識高度交織的工程。